Hierarchical Modeling for VLSI Circuit Testing – hinnat ja saatavuus
Kirjafiili on kirjojen hintavertailu. Löydä halvin hinta 27 kirjakaupasta. Hintavertailu koskee ISBN-tunnusta 9780792390589 (sidottu).
Muut painokset ja formaatit
Kirjan kuvaus
Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that… Näytä koko kuvaus Piilota kuvaus
Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated circuit technology. It is long been recognized that the testing prob lem can be alleviated by the use of higher-level methods in which multigate modules or cells are the primitive components in test generation; however, the development of such methods has proceeded very slowly. To be acceptable, high-level approaches should be applicable to most types of digital circuits, and should provide fault coverage comparable to that of traditional, low-level methods. The fault coverage problem has, perhaps, been the most intractable, due to continued reliance in the testing industry on the single stuck-line (SSL) fault model, which is tightly bound to the gate level of abstraction. This monograph presents a novel approach to solving the foregoing problem. It is based on the systematic use of multibit vectors rather than single bits to represent logic signals, including fault signals. A circuit is viewed as a collection of high-level components such as adders, multiplexers, and registers, interconnected by n-bit buses. To match this high-level circuit model, we introduce a high-level bus fault that, in effect, replaces a large number of SSL faults and allows them to be tested in parallel. However, by reducing the bus size from n to one, we can obtain the traditional gate-level circuit and models.
Kirjan tiedot
Vertaa kirjan ”Hierarchical Modeling for VLSI Circuit Testing” hintoja
Vertaa tuotteen hintaa ja arvioitua kokonaishintaa toimitettuna. Kaikki hinnat koskevat ISBN-tunnusta 9780792390589.
Hintoja ei päivitetty automaattisesti. Voit hakea ajantasaiset hinnat painamalla Hae hinnat.
Booky
Suomalainen
Kansallinen Kirjakauppa
Prisma
Finlandia Kirja
Fantasiapelit
Vinhan kirjakauppa
CDON
Kustantamo S&S
Kennys.ie
Kristillinenkirjakauppa.fi
Sacrum
Adlibris
BookOutlet.fi
Kirja.fi
Rosebud
Tälle kirjalle ei ole tällä hetkellä vahvistettua hintaa. Tarkista tilanne myöhemmin uudelleen.
Hintoja ei ole vielä päivitetty.
Hälytys tallennettu!
Ilmoitamme, kun hinta laskee.
Saat sähköpostin, kun hinta laskee asettamaasi rajaan tai sen alle.
Hierarchical Modeling for VLSI Circuit Testing – hintahistoria
Seuraamme kirjan Hierarchical Modeling for VLSI Circuit Testing hintakehitystä kirjakaupoissa. Taulukosta näet viime kuukausien alimmat hinnat.
Alin hinta kauppoittain
Kunkin kaupan alin hinta viimeisten 90 päivän aikana.
Hintahistoriaa ei ole vielä kerätty tälle kirjalle.
Hinnat ilman toimituskuluja.