Leistungsbewertung einer 3D-SRAM-Architektur mit koaxialem TSV – hinnat ja saatavuus
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Die 3D-Stapelung von Logik- und Speicherbausteinen ist unerl sslich, um das Moore'sche Gesetz aufrechtzuerhalten. Bei der 3D-Integration k nnen Speicherbausteine auf Prozessoren gestapelt werden. Die TSV-basierte 3D-Speicherarchitektur erm… Näytä koko kuvaus Piilota kuvaus
Die 3D-Stapelung von Logik- und Speicherbausteinen ist unerl sslich, um das Moore'sche Gesetz aufrechtzuerhalten. Bei der 3D-Integration k nnen Speicherbausteine auf Prozessoren gestapelt werden. Die TSV-basierte 3D-Speicherarchitektur erm glicht die Wiederverwendung von Logik-Chips mit mehreren Speicherschichten. Herk mmliche 3D-Speicher leiden unter Geschwindigkeits-, Leistungs- und Ertragsverlusten aufgrund der gro en parasit ren Last von TSV und PVT-Schwankungen zwischen den Schichten. Um diese Einschr nkungen zu berwinden, wird in diesem Artikel das physikalische Design einer Semi-Master-Slave-Architektur (SMS) f r 3D-SRAM vorgestellt, die eine Logik-SRAM-Schnittstelle mit konstanter Last ber verschiedene gestapelte Schichten hinweg und eine hohe Toleranz gegen ber Schwankungen in PVT zwischen den Schichten bietet. Das SMS-Schema wird mit einem selbstgetakteten Differential-TSV (STDT) kombiniert, das ein TSV-Lastverfolgungsschema verwendet, um einen geringen TSV-Spannungshub zu erzielen und so die Leistungs- und Geschwindigkeitsverluste der schicht bergreifenden TSV-Signalkommunikation zu unterdr cken, die durch gro e parasit re TSV-Lasten in UMCP-Designs mit skalierbaren gestapelten Schichten und breitem IO entstehen. Dies bietet eine universelle Plattform f r Speicherkapazit t.
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